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[未解决] 对l138与fpga通信例程tl-devmem2的复现与使用

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发表于 2018-9-5 20:16:08 | 显示全部楼层 |阅读模式 |文章模式
硬件平台:omapl38F核心板;8 C2 E& B( Z& D- I
复现方式:按照pdf:omapl38基于emifa总线与FPGA的通信测试进行例程复现,并将写数据部分提取出来进行使用;) g/ A$ T( A9 T% }
问题:在对fpga这边数据进行抓包观察时发现:& S3 }. n+ U+ O  G. w, j
1、16根数据线仅有低八位在使用,高八位置一,当传输16bit数据时,会将两个字节按先小端后大端的顺序从低八位数据线按序输出;/ R) e& B( _; m" l# s
2、同时地址线只有addr1,addr2,addr3三根是有效的,其他线长期置一,并且地址线并不随数据变化而变化,而是每隔8到11个写使能而进一位;& G( Y6 K/ F0 R& J
3、emifa_clk时钟线并不能作为时钟提供给fpga,在对fpga另加其他时钟并对emifa_clk进行抓包时现象为长期置高;
: H! I' ~- u- T+ ~6 Q/ G$ r8 n$ L3 c4、片选emifa_cs2和写使能emifa_we的拉低时间比并不符合dsp与fpga通信时的2,3,2关系,请问arm与fpga通信时这个时序是什么,同时其依靠的时钟是多大,还是114MHz吗?- K# U! R. p9 ?; V9 K( b0 d
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发表于 2018-9-7 15:39:11 | 显示全部楼层
你好,针对您的问题有一下疑问:
9 [$ M3 B  j  w. E9 I* }6 o5 N& V) }. W4 j. `* T" n7 H/ a. f5 i
1.请问你使用的程序都是用我公司提供的吗?还是自行有做修改?" a# h, H, ^% C! z0 U0 b
2.是否有确认过FPGA端的程序与DSP端的程序数据传输的位数是否匹配?) S$ c/ A* Y: r$ e; y
. z* }, ]( l0 J8 Q" y2 j0 {4 C
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 楼主| 发表于 2018-9-7 16:26:05 | 显示全部楼层
Tronlong-陈工 发表于 2018-9-7 15:39
( z* p* D0 Y/ t2 M你好,针对您的问题有一下疑问:; z$ r% I$ j2 }- U5 G4 f0 Z/ l
" D0 \: [% G5 U$ S8 y  B
1.请问你使用的程序都是用我公司提供的吗?还是自行有做修改?
0 ^$ Z) f0 k% y0 U9 N
使用的是arm的例程tl_devmem2(贴的图是修改过的程序,写使能中间的长时间时序是由于arm端打印每次数据造成的);我没有用核心板上的DSP,只用了arm和fpga
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发表于 2018-9-7 17:06:59 | 显示全部楼层
数据的问题核对过ARM和FPGA端的数据宽度是否匹配?光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAPL138基于EMIFA总线与FPGA的通信测试》( j# b: D4 v0 R8 Q" @! h, b
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 楼主| 发表于 2018-9-7 20:43:44 | 显示全部楼层
Tronlong-陈工 发表于 2018-9-7 17:06
* q6 L5 r' A- d& v2 o9 _数据的问题核对过ARM和FPGA端的数据宽度是否匹配?光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAP ...
9 v1 w2 B3 v+ M7 s
就是按照那个文档操作的,然后发现采用m或者h模式的时候数据线和地址线出现了上述现象。采用b时地址线出现上述现象8 M$ B- f% Q5 t% w2 c2 I' e- h
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 楼主| 发表于 2018-9-17 17:09:55 | 显示全部楼层
Tronlong-陈工 发表于 2018-9-7 17:062 j8 h" S! n' c+ v3 k1 r# W: q
数据的问题核对过ARM和FPGA端的数据宽度是否匹配?光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAP ...

  k4 j! ~: ^' u! i+ Q6 J陈工,这个问题咱们创龙有没有解决方案啊,为什么ARM和fpga通信时只能用8根数据线啊,而且地址线完全和数据不匹配,而且arm进行写操作基于的时钟是多少啊?麻烦您解答一下呗+ \9 g5 ], n& k: Z0 q, }4 j+ S5 L7 }
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广州创龙

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发表于 2018-9-29 10:46:15 | 显示全部楼层
您好,您如果是按照我们提供的例程和文档进行测试的话,测试的结果如果是不一样的话,您这边可以截图过来看一下。
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