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[已解决] 对l138与fpga通信例程tl-devmem2的复现与使用

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发表于 2018-9-5 20:16:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
硬件平台:omapl38F核心板;
4 D( [! {+ i# |/ B9 q复现方式:按照pdf:omapl38基于emifa总线与FPGA的通信测试进行例程复现,并将写数据部分提取出来进行使用;. d9 }; n4 Q: ], g( ~4 I3 X% V
问题:在对fpga这边数据进行抓包观察时发现:
. O+ T. e4 D$ u7 o8 u1、16根数据线仅有低八位在使用,高八位置一,当传输16bit数据时,会将两个字节按先小端后大端的顺序从低八位数据线按序输出;0 m/ V6 K" H4 B% r1 y  v/ ?
2、同时地址线只有addr1,addr2,addr3三根是有效的,其他线长期置一,并且地址线并不随数据变化而变化,而是每隔8到11个写使能而进一位;5 C2 q2 m5 @8 ^
3、emifa_clk时钟线并不能作为时钟提供给fpga,在对fpga另加其他时钟并对emifa_clk进行抓包时现象为长期置高;; I+ s9 {* f+ Q/ @2 h8 X- x/ F
4、片选emifa_cs2和写使能emifa_we的拉低时间比并不符合dsp与fpga通信时的2,3,2关系,请问arm与fpga通信时这个时序是什么,同时其依靠的时钟是多大,还是114MHz吗?
! {# z2 Z8 G: ~, ?

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发表于 2018-9-7 15:39:11 | 只看该作者
你好,针对您的问题有一下疑问:1 [* Q: v' Q% X2 D7 ]0 \
; T7 n  Q9 Q( U4 E$ K
1.请问你使用的程序都是用我公司提供的吗?还是自行有做修改?) m5 @/ \- R. n6 o* [. s" Q
2.是否有确认过FPGA端的程序与DSP端的程序数据传输的位数是否匹配?/ X; C9 y/ h6 [6 \+ ?$ ]
8 j( K8 K& l) N# U8 P4 H4 S
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 楼主| 发表于 2018-9-7 16:26:05 | 只看该作者
Tronlong-陈工 发表于 2018-9-7 15:39
; I' B4 H4 L! D) c; Y2 ^你好,针对您的问题有一下疑问:
( [, B# C5 l. O( y$ p, ^$ ?/ I: [1 {1 l5 {, Y
1.请问你使用的程序都是用我公司提供的吗?还是自行有做修改?
% w; r" ]' K* x1 l" y( q% G. \
使用的是arm的例程tl_devmem2(贴的图是修改过的程序,写使能中间的长时间时序是由于arm端打印每次数据造成的);我没有用核心板上的DSP,只用了arm和fpga
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发表于 2018-9-7 17:06:59 | 只看该作者
数据的问题核对过ARM和FPGA端的数据宽度是否匹配?光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAPL138基于EMIFA总线与FPGA的通信测试》/ X: G1 i" H3 q: R
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 楼主| 发表于 2018-9-7 20:43:44 | 只看该作者
Tronlong-陈工 发表于 2018-9-7 17:06# ^/ }3 q# F* c0 E6 g* }
数据的问题核对过ARM和FPGA端的数据宽度是否匹配?光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAP ...

9 d9 f* P) G" h3 M6 k2 D就是按照那个文档操作的,然后发现采用m或者h模式的时候数据线和地址线出现了上述现象。采用b时地址线出现上述现象% Y7 N: \0 I/ L, f
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 楼主| 发表于 2018-9-17 17:09:55 | 只看该作者
Tronlong-陈工 发表于 2018-9-7 17:06: K+ g5 f- C( p: m# t7 r
数据的问题核对过ARM和FPGA端的数据宽度是否匹配?光盘资料中也有使用tl_devmem2的部分讲解文档《13-3-OMAP ...
. _% X4 l" e9 j6 g) {1 B4 P* m
陈工,这个问题咱们创龙有没有解决方案啊,为什么ARM和fpga通信时只能用8根数据线啊,而且地址线完全和数据不匹配,而且arm进行写操作基于的时钟是多少啊?麻烦您解答一下呗  X' s; k, D6 S' H$ S% c! y9 y
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发表于 2018-9-29 10:46:15 | 只看该作者
您好,您如果是按照我们提供的例程和文档进行测试的话,测试的结果如果是不一样的话,您这边可以截图过来看一下。
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 楼主| 发表于 2018-11-10 16:06:15 | 只看该作者
广州创龙莫工 发表于 2018-9-29 10:46
* f1 U9 d& l: d% D您好,您如果是按照我们提供的例程和文档进行测试的话,测试的结果如果是不一样的话,您这边可以截图过来看 ...
0 _: g1 ~2 z: n
采用的OMAP-L138F上ARM与FPGA数据传输程序基于文件《13-3-OMAPL138基于EMIFA总线与FPGA的通信测试》。1 @. ?( W& C  o
& Q0 h' n* w6 z! _* @: I' u
现在遇到的问题:) N% l! l1 \* Y/ `
1、16bit数据线高八位没有初始化,传输只采用低八位数据线,且16bit的数据会在低八位数据线分成两个8bit数发出;
, t5 Y& |8 N8 ^' k: M: \! a2、地址线仅有低三位初始化,且变化方式与读使能不同步;emifa_ba1无变化;! l  ?% m* H* {0 z- |" t/ Y% D
8 r- M8 i6 @( h
现象:
. p2 v: q. p* d/ w1、linux端运行./tl-devmem2 0x60000000 256 m 52428(1100110011001100)FPGA端现象3 }* _* `% I; w/ h0 ?
G:\EMIF问题\输入(m52428)
3 s! m, N4 W4 F/ DG:\EMIF问题\m52428addr
  m# y( T" \; P9 m4 B# E2、linux端运行./tl-devmem2 0x60000000 256 h 52428(1100110011001100)FPGA端现象
" ]; J/ s! R* yG:\EMIF问题\输入(h52428)G:\EMIF问题\h52428addr$ f7 [  z# m. h+ @& j9 ?; I
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 楼主| 发表于 2018-11-10 16:09:43 | 只看该作者
( c3 u1 l' @5 m& J
% Y' P& M) r' U* i- U+ ]6 M1 j

% `7 u+ o7 C3 L  G! J0 a$ L8 \. q5 d. |5 t5 O. X6 D

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发表于 2018-11-22 12:02:47 | 只看该作者
你好,emif的问题我们这边基本确认了。除了fpga端下载bit文件之后运行这几条指令再发送数据以外,需要加载这个驱动:tl138evm-emifa-sram,还有两个情况::1.tl138evm-emifa-sram这个驱动有bug,导致地址发送出错。2.FPGA端的程序也有点问题,频率太高,通信会出错。。以上的问题我们会在V2.1版本(目前使用的是2.0内核)更新完善上去。并且修改emif的FPGA端程序。新版本的内核发布时间是下周五(11月30日)5 G1 }4 a( j6 l

! w* C0 K) Z3 F5 L) w& C
5 R9 W; F! t# Q$ _
4 `3 |3 J+ [% b# g# q

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