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硬件平台:omapl38F核心板;
8 e( h" n3 p: r; R" c复现方式:按照pdf:omapl38基于emifa总线与FPGA的通信测试进行例程复现,并将写数据部分提取出来进行使用;5 P _& m& Y) g, K, O' i
问题:在对fpga这边数据进行抓包观察时发现:
( V, [/ P4 M; U9 f4 ?1、16根数据线仅有低八位在使用,高八位置一,当传输16bit数据时,会将两个字节按先小端后大端的顺序从低八位数据线按序输出;
6 m7 ?# O% G$ A0 T: I2、同时地址线只有addr1,addr2,addr3三根是有效的,其他线长期置一,并且地址线并不随数据变化而变化,而是每隔8到11个写使能而进一位;
! S& j& p+ j5 f2 @3 r; y3、emifa_clk时钟线并不能作为时钟提供给fpga,在对fpga另加其他时钟并对emifa_clk进行抓包时现象为长期置高;& T1 h! ^& B" S$ T# T0 q
4、片选emifa_cs2和写使能emifa_we的拉低时间比并不符合dsp与fpga通信时的2,3,2关系,请问arm与fpga通信时这个时序是什么,同时其依靠的时钟是多大,还是114MHz吗?: ?# n0 I" ^- M/ S: L# p2 ^
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