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硬件平台:omapl38F核心板;
, l. r- q, c& E2 \复现方式:按照pdf:omapl38基于emifa总线与FPGA的通信测试进行例程复现,并将写数据部分提取出来进行使用;
( S! Z8 `# }* r F0 A1 ^8 U9 u! I) h问题:在对fpga这边数据进行抓包观察时发现:
1 ^- a. p8 n6 [0 g3 v: e; n1、16根数据线仅有低八位在使用,高八位置一,当传输16bit数据时,会将两个字节按先小端后大端的顺序从低八位数据线按序输出;
8 G8 C4 o" f/ p) a" y1 J2、同时地址线只有addr1,addr2,addr3三根是有效的,其他线长期置一,并且地址线并不随数据变化而变化,而是每隔8到11个写使能而进一位;
7 y9 p7 Z; p1 ^% z( d( X5 q3、emifa_clk时钟线并不能作为时钟提供给fpga,在对fpga另加其他时钟并对emifa_clk进行抓包时现象为长期置高;
" c+ w& `0 v& a/ r; W) U/ o4、片选emifa_cs2和写使能emifa_we的拉低时间比并不符合dsp与fpga通信时的2,3,2关系,请问arm与fpga通信时这个时序是什么,同时其依靠的时钟是多大,还是114MHz吗?
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