串口2不能使用PLL1_SYSCLK2

baicaibang7456

需求：
目前项目需要UPP发送时钟为24M，用PLL0分频只能得到28.5M，故选用PLL1作为UPP、UART2模块输入时钟。结果：

现在已经实现了upp发送时钟24M，然而UART2接PC串口助手得倒乱码信息。
Variables窗口看到uart2模块输入时钟为228M（应该是我设定的PLL1_SYSCLK2=384M）没变化，如下图：

尝试解决：
1、修改波特率，发现还是115200；
2、后来发现UART2配置前就使能了，不知道是不是源码的BUG。


问题还是没解决，希望大神们抽时间看看。拜谢！

注: 在uPP_B_TO_A例程上修改

human

是不是uart2用的还是pll0的时钟

baicaibang7456

应该不是，因为upp和uart2是用的是同一时钟源，而upp发送时钟是按照pll1的时钟2计算出来的24M没问题。我想是不是ti在片内rom固化的那段程序起到的作用？

baicaibang7456

之所以认为uart配置有bug,是因为串口2有个例程是把串口使能放在了模块配置之后。