请问创龙的工程师，有用FPGA开发过AD7606驱动的么？

hanxiao123

我现在用FPGA开发AD706的驱动，使用并行方式，如果不用frstdata信号，是否也能判断数据到来？我看到网上有人没用frstdata信号，而是两个转换间隔500us，不知道这样做对不对？另外我想知道，怎么计算输出一个数据占了多少个时钟周期？请赐教！谢谢
7 Y6 v3 l3 N  D1 B

Lewis

+ N; _3 B) m) a: x( _# D$ @1、不需要frstdata信号，可以忽略，判断数据到来是通过BUSY信号，检测到busy的下降沿后读数据(先要给ad7606的convst一个
4 K2 B7 f7 N: v' f4 ?- s$ z信号启动转换）
3 t( Q2 u% f8 F2、500us足够ad7606完成一次转换，也是可以的，但通过检测BUSY信号可以更及时读到数据
3、用示波器量就可以知道一次转换用多长时间啊
6 O5 L/ @* M9 i4 `: B4 q$ ]
- x( H. U0 Y4 Z  H7 S0 k

Lewis

+ b+ h5 ?; O) i+ j5 L

' `/ p2 Q% l! |6 E0 [4 @5 c

hanxiao123

' }7 I1 t$ C8 l4 L: i
: |( X0 Z$ M" x! [
1 K+ B! Z4 C# g5 X7 x& X' u0 m# R谢谢您的回答，我其实是用AD7609做的，但看到7609和7606从时序上是差不多的。现在遇到一个问题，BUSY高电平持续时间只有2us，frstdata在八个通道输出的时候却有两个，而且输出的都是无效数据？请高手指点，非常感谢
5 P3 {6 K% W5 ^1 A) Z9 m  R: d- u

Lewis

我觉得应该要先排除硬件问题，我看ad7606和ad7609的时序基本是一致的，可以先尝试用dsp去读，看能不能读到数据，使用ad7606例程，只需修改每次busy触发的中断读16次数据就可以。
3 v* O) [. |3 M0 z! C