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标题: 6678feasyevm [打印本页]

作者: lve123 时间: 2018-11-3 22:39
标题: 6678feasyevm
开发板与FPGA通过srio通信例程中，输入时钟250M是从何而来，我看书上说是主pll经过3分频而来，对吗？但是我的主频是1G，3分频也不是这么多啊？

作者: tronlong-gxd 时间: 2018-11-5 08:50
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作者: lve123 时间: 2018-11-5 11:52
srio发送速率不是需要配置pll吗，这个需要知道srio的输入时钟，我想知道这个输入时钟250M是那来的，还有就是他是不是CPU主频分频来的，因为在主pll配置好后，他的3分频是提供给srio，所以我不清楚他们的关系？他的配置我是知道的，

作者: tronlong-gxd 时间: 2018-11-5 13:47
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