dsp端upp接收FPGA造的递增数最后八个字节全为0

小白max

       我是用的TL138/1808/6748F-EVM-A2的核心板，
8 B4 M) H+ `7 R) d1 ~, o2 k  V: s      FPGA 端是造的1-2048的递增数，每隔150ms发送一次，采用创龙提供的裸机历程upp_A_receive可以通过串口打印验证数据正常
" y4 n; ^! i: a      但是跑sys/bios后发现每次接收到的数据都是后八个字节为全0，前面的数据正常；
0 {" T) L/ ~4 t0 H; r  ?& K      无论是改变单次FPGA发送的数据量大小，还是改变DMA窗口的大小，每次都是后八个字节全为0，不知道是那里的问题。
; I& N9 M& Q8 x3 _# X0 Q8 |      下图是窗口打印的接收到的数据
) Q+ y3 l- p! y$ ^1 K       请各位前辈指教
" ]9 R6 J( K$ t. z) H% v0 M
) q  i# i' t; k: P