FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

邮箱：604285180@qq.com
6 g8 B+ l6 k$ G* ~) h, v

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1. `timescale 1ns / 1ps
   
2. module emif_test
   ( s4 L$ O9 P! S. q2 F( S6 |
3. (     
   
4.    input clk,
   . i8 A4 y) @% b7 J2 V0 Z
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   ; K0 o9 f; W; X0 b
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   0 B& v- b& O/ O& F' \1 ^
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    0 f& ~8 i8 L' _& p1 H& `
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    4 m+ ]9 l/ w$ E5 h. J
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    + B( B5 z, c* ^7 r
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    ! J3 @; F5 X, o
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    # d( j* I( f( @3 U7 f: l
19. reg emifa_cs2_reg;      
    
20. reg emifa_rnw_reg;     
    
21. reg emifa_oe_n_reg;   
    : A5 K# M3 B1 u! L/ x* H
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    % l' F# q0 K7 o1 J, d% E) N+ m1 s
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    ) Y' O3 c* V+ ~3 M  Y7 L
28. 
    
29. //元件例化
    
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    ; ^' J  c) m7 B3 k$ A; f. {7 `
31. //寄存器赋值
    9 v( j, a' n, h* }) @: p
32. always@(posedge emif_clk)begin
    # x4 ]% k- H7 Y& B
33.                 emifa_cs2_reg       <= emifa_cs2;
    
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    0 x  m, k  t2 d5 v, J
35.                 emifa_we_n_reg      <= emifa_we_n;
    
36.                 emifa_wait0_reg     <= emifa_wait0;
    3 X1 m. {+ B' D7 l: D. `; x
37.                 emifa_wait1_reg     <= emifa_wait1;
    
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    
42. 
    
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    
44. assign emifa_data = dpram_douta;
    ; S3 X' I" K. y9 \9 y
45. 
    $ j  |" W6 h# v3 c$ c# p( m
46. /****************Dual Port RAM****************/
    
47. //PORTA
    5 B  m& N, L2 G: y( U
48. reg  [14:0]dpram_addra;      
    2 w# v& \: Z. N1 }
49. reg  dpram_wea;         
    
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    2 m5 E4 c, c6 L) w0 [
53. reg  [14:0]dpram_addrb;      
    7 l+ \: J7 T' q; ~! ?0 ?
54. wire  dpram_web;
    9 Z7 v) G# h6 b6 T! s3 K7 f$ B
55. reg  [15:0]dpram_dinb;
    / ]/ |; c5 S7 P. b# {, @
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    
60.   .clka(emif_clk), // input clka
    : o3 \$ o7 }1 e, a
61.   .wea(dpram_wea), // input [0 : 0] wea
    2 X2 @  J# R( K7 X3 z
62.   .addra(dpram_addra), // input [14 : 0] addra
    
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    5 u9 A; J: T2 t: {, ~7 @0 K
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    , O/ x8 \+ @( \. m* B
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    8 U: V$ }; T, z$ H) r
71. 
    
72. always@(emif_clk)begin
    8 G( U3 L* p9 _6 @0 Z+ @
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    * f! i. o$ r/ D3 v1 W
75.                 dpram_dina            <= emifa_data_reg;
    6 [+ U( H% z9 E2 C( q) @
76. end
    
77. assign dpram_web = 1'b1;
    # ^/ a7 o. y9 p
78. 
    * s) p9 K6 y% J1 c* N! O* c# }+ O
79. always@( clk )
    
80. begin
    ; b, z; S% P% V8 U7 P7 b5 [
81.         dpram_addrb  <= 100;
    
82.         dpram_dinb   <= 16'd2048;
    * d% v" r4 M6 @2 o6 |% Z
83. end
    
84. 
    
85. endmodule
    
86. 
    4 k1 l% _3 o$ M& b

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

2 n( T& Y3 z: m5 o- f

水瓶

Lewis 发表于 2015-4-17 10:10
+ C% ~) [: Y' F, i1 O4 O, J4 V$ Z- jEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
, l6 e# ?# V( V- l; ] ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
1 D. v* X* Q5 L/ L* M8 M调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
% t$ P- v# Z- I* j( G4 h3 tEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
" a, X1 B: I& J9 S2 |, J2 g ...

还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？