FPGA与DSP通信问题。

水瓶

1、  我现在要实现的基本功能是：一组数据给FPGA端的双口RAM，然后DSP通过EMIF读出。不需要DSP再给FPGA写入数据，如何更改贵公司的例程？我的更改是：DSP端注释掉写入FPGA部分，直接读取。FPGA部分是直接在双口RAM中初始化一组数据。然后读出的数据全是0，不是直接在双口RAM中初始化的数据。请问问题出在哪里了？还望版主大侠指导。

2 B( b1 m% m, R4 H4 J邮箱：604285180@qq.com
4 ?/ {' T  [; W9 c2 I( }

Lewis

只需要把（下图中）向FPGA写数据的部分注释掉就行，其他地方都不需要修改。

, N/ e! ]2 ?1 y  }, ~! d

Lewis

还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

水瓶

Lewis 发表于 2015-4-16 09:55
% o9 ]4 i1 L0 o还要注意数据在FPGA存储的地址，跟dsp读的地址要对应

FPGA端RAM的地址是从0开始的，DSP端地址是0x6000 0000的地址去读，请问如何映射地址？

Lewis

EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址

水瓶

Lewis 发表于 2015-4-17 10:10
0 w  i4 [3 b2 L% m2 eEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
! J3 j3 R2 Q1 ` ...

1. `timescale 1ns / 1ps
   ; s& t7 A1 H  l; s* w
2. module emif_test
   
3. (     
   
4.    input clk,
   
5.         input    emifa_clk,    // 时钟                        
   
6.         input    emifa_cs2,    //  低电平有效异步器件使能引脚  （与异步器件片选信号相连，只在访问异步存储器时有效）      
   
7.         input    emifa_oe_n,    //  低电平有效异步器件使能引脚         
   ' n  j) y' [6 P# [2 o
8.         input    emifa_we_n,     // 低电平有效写使能引脚      
   8 \) q: c# {/ w, E
9.         inout    emifa_wait0,    //等待输入引脚      
   
10.         inout    emifa_wait1,            
    ; }' Y: F; _! R, Z2 r4 N" c7 s$ v
11.         input    emifa_ba1,         // EMIF存储区域地址线 ，当与异步器件连接时，这些引脚与EM_A引脚共同形成穷到器件的地址。            
    ' ?6 l$ w4 @# \' _2 N  ~* {. a
12.         input    [13:0]emifa_addr,  // EMIF 地址总线            
    
13.         output    [15:0]emifa_data   // EMIF 数据总线
    
14. );
    
15.         
    
16. /****************EMIF Interface****************/        
    
17. //信号声明
    
18. wire emif_clk;
    
19. reg emifa_cs2_reg;      
    3 E4 g3 ?* L5 Y4 N0 ~/ n
20. reg emifa_rnw_reg;     
    ' @6 e- m4 u9 G8 X: @5 @, j1 w
21. reg emifa_oe_n_reg;   
    7 \& w! l4 o/ K- R* v: V
22. reg emifa_we_n_reg;   
    
23. reg emifa_wait0_reg;   
    ) [3 k- I- J. g7 I6 D
24. reg emifa_wait1_reg;  
    
25. reg emifa_ba1_reg;     
    ! [5 O) S/ n& y- Z$ P( {* Q
26. reg [13:0] emifa_addr_reg;      
    
27. reg [15:0] emifa_data_reg;
    
28. 
    
29. //元件例化
    : v1 }. q0 O8 v& x  k. |/ d
30. BUFG emif_clk_unit(.I(emifa_clk),.O(emif_clk));
    
31. //寄存器赋值
    
32. always@(posedge emif_clk)begin
    ' t6 b: n5 M, B
33.                 emifa_cs2_reg       <= emifa_cs2;
    4 v4 }" S) e* Z
34.                 emifa_oe_n_reg      <= emifa_oe_n;
    * L& x" B3 A' A; O9 Y1 i8 {
35.                 emifa_we_n_reg      <= emifa_we_n;
    : U9 Z. b- f& W0 G5 c+ M
36.                 emifa_wait0_reg     <= emifa_wait0;
    6 _; H$ v/ j! G  v4 a8 R
37.                 emifa_wait1_reg     <= emifa_wait1;
    ) b  F5 a& c* u  b
38.                 emifa_ba1_reg       <= emifa_ba1;
    
39.                 emifa_addr_reg      <= emifa_addr;
    
40.                 emifa_data_reg      <= emifa_data;
    
41. end
    + K& ]5 F: C% X
42. 
    , c4 H3 D$ G+ v
43. //assign emifa_data = (emifa_oe_n ==1'b0)?dpram_douta:16'bZ;
    9 ], M- {) [2 V' }+ ]" F8 y/ d0 r
44. assign emifa_data = dpram_douta;
    ) A3 N3 [  f' o% e4 c4 u5 M
45. 
    2 L; N* s% {( M5 |! s2 U& u
46. /****************Dual Port RAM****************/
    
47. //PORTA
    
48. reg  [14:0]dpram_addra;      
    5 p7 Q' l; y/ D6 a+ C5 L
49. reg  dpram_wea;         
    : J8 E% T; v5 o: q
50. reg  [15:0]dpram_dina;      
    
51. wire [15:0]dpram_douta;           
    
52. //PORTB
    
53. reg  [14:0]dpram_addrb;      
    
54. wire  dpram_web;
    
55. reg  [15:0]dpram_dinb;
    7 Q4 o5 J' V" p
56. wire [15:0]dpram_doutb;
    
57.    
    
58. //元件例化
    
59. dpram dpram_unit(
    1 R6 {( c9 v1 `) o) g# Y- _0 [
60.   .clka(emif_clk), // input clka
    / S# g7 B# p/ W  O- A
61.   .wea(dpram_wea), // input [0 : 0] wea
    
62.   .addra(dpram_addra), // input [14 : 0] addra
      h# j4 |  e( v% d1 Y9 i1 Z7 h1 _
63.   .dina(dpram_dina), // input [15 : 0] dina
    
64.   .douta(dpram_douta), // output [15 : 0] douta
    % K7 u+ t% r+ l# p6 Y: S( b$ t6 G- v
65.         //clkb                  => sys_clk,
    
66.   .clkb(clk), // input clkb
    
67.   .web(dpram_web), // input [0 : 0] web
    
68.   .addrb(dpram_addrb), // input [14 : 0] addrb
    
69.   .dinb(dpram_dinb), // input [15 : 0] dinb
    0 v9 p: y8 |1 @. M7 }5 O
70.   .doutb(dpram_doutb));// output [15 : 0] doutb)
    
71. 
    , e/ Y0 w' Z2 a% j
72. always@(emif_clk)begin
    
73.                 dpram_wea             <= 0;
    
74.                 dpram_addra           <= {emifa_addr_reg[13:0],emifa_ba1_reg};
    0 z& O7 K$ L; b: q
75.                 dpram_dina            <= emifa_data_reg;
    
76. end
    ( G5 A3 k  l: }8 m" B; D" O* }
77. assign dpram_web = 1'b1;
    
78. 
    / C3 K% v' W$ ]4 }' q
79. always@( clk )
    
80. begin
    
81.         dpram_addrb  <= 100;
    * S2 W# W9 u4 P9 k* L
82.         dpram_dinb   <= 16'd2048;
    $ ?; E, _, @' T1 {: ~  u/ J7 B
83. end
    + Q2 O3 x4 |4 b
84. 
    & G) N1 g( X+ A
85. endmodule
    
86. 
    : `; u) t9 D! l5 ^

复制代码

嗯，谢谢，这个懂了，但是读出来的数还是不正确，fpga端具体代码如上。
这段代码相当于RAM的A口只用来读，并且dpram_wea一直置零，RAM的B口用来写入一个数据。
- Y+ J2 W% x( w4 n代码下载进FPGA后，DSP端先注释掉向fpga写入数据的部分，直接读取，读取的结果都为0，包括  dpram_addrb  <= 100;这个地址下应该的2048.
3 E: z: E) o- Z; q7 d3 y/ z; ?然后把注释去掉，DSP端可以正常的写入数据并且正确的读出数据，但是我的FPGA端已经将  dpram_wea             <= 0;这里置零，是没法写入的，所以对于DSP端还能照常写入读出产生疑问。

3 v- G$ U$ q. T7 V+ m

水瓶

Lewis 发表于 2015-4-17 10:10
EMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
' v( C8 z7 M* S* u' g ...

我的硬件平台是：TL138F-EasyEVM（浮点DSP C6748+ARM9 +Xilinx Spartn-6 FPGA核）
0 o! R: t9 F$ O) D; ~2 h# ^调试例程为：DSP端：EMIF_FPGA----EMIF总线FPGA读写测试
1 U5 g" w+ x  l/ p, r2 T3 `                    FPGA端：emif_test

水瓶

Lewis 发表于 2015-4-17 10:10
0 l3 G2 I/ u4 G3 aEMIFA_CS2的寻址空间就是0x6000 0000 ~ 0x61FF FFFF  其实EMIFA_CS2读地址0x6000 0000就是读外设的0地址
...

1 s9 T# }! ]* O' x; ?4 f还望版主指导，卡了好多天了，原理都弄明白了，就是不知道问什么读出的数据不对。若是在您那里可以正确读取数据，还望发一份程序给我。谢谢了。

jj909305

楼主你好，这里你弄出来了吗？